个人对建立保持时间的理解(?)
上一篇 / 下一篇 2007-02-09 10:26:15 / 个人分类：技术追求
两个个人的浅显理解:
1.从采集数据角度:建立时间-clock上升沿到来前,被采集数据稳定不变的时间.时间过少,则采不到数据.
保持时间-clock上升沿到来后,被采集数据稳定不变的时间.时间过少,则采不到数据.如图:
2.触发器角度:
建立时间：触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间;决定了触发器之间的组合逻辑的最大延迟.
保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间.决定了触发器之间的组合逻辑的最小延迟.
3.Why????
网上的部分言论.
setup time is the time required to charge the input capacitance of the FF(D input) to a correct logic(i.e to the VDD for logic-1 and VSS for logic-0);
hold time is required to for two reasons:
1.to take care of clock skew effec
2.to allow the internal nodes of FF to charge/discharge to correct voltage levels.
1、setup time的意义：为什么Data需要在Clock到达之前到达？
其实在实际的问题中，setup time并不一定是大于零的，因为Clock到达时刻并不等同于latch的传输门A关闭的时刻（更何况这种关闭并不是绝对的和瞬间完成的），这之间有一个未知的延迟时间。
为使问题简化，假设Clock的到达时刻为传输门A关闭、传输们B打开的时刻。如果Data没有在这之前足够早的时刻到达，那么很有可能内部的feedback线路上的电压还没有达到足够使得inv1翻转的地步（因为inv0有延时，Data有slope，传输门B打开后原来的Q值将通过inv2迫使feedback保持原来的值）。如果这种竞争的情况发生，Q的旧值将有可能获胜，使Q不能够寄存住正确的Data值；当然如果feedback上的电压已经达到了足够大的程度也有可能在竞争中取胜，使得Q能够正确输出。
如果inv0、inv1和inv2的延时较大（Data的变化影响feedback和Q的时间越长），那么为了保证正确性就需要更大的setup time。所以在实际测量setup time的时候，需要选取工艺中最慢的corner进行仿真测量。
2、、hold time的意义：为什么Data在Clock到达之后仍然要保持一段时间？
和setup time的情况不一样，因为Clock到达时刻并不等同于latch的传输门A完全关闭的时刻。所以如果Data没有在Clock到达之后保持足够长的时间，那么很有可能在传输门A完全关闭之前Data就已经变化了，并且引起了feedback的变化。如果这种变化足够大、时间足够长的话，很有可能将feedback从原本正确的低电压拉到较高电压的电压。甚至如果这种错误足够剧烈，导致了inv1和inv2组成的keeper发生了翻转，从而彻底改变了Q的正确值，就会导致输出不正确。当然，如果这种错误电压不是足够大到能够改变keeper的值，就不会影响到Q的正确输出。
如果inv0、inv1和inv2的延时较小（Data的变化影响feedback和Q的时间越短），那么为了保证正确性，就需要更大的hold time。所以在实际测量hold time的时候，需要选取工艺中最快的corner进行仿真测量。
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