All about verification http://blog.dicder.com/?uid-796 Copyright(C) All about verification SupeSite/X-Space Sat, 10 Jan 2009 08:33:31 GMT 学习SVA之四--Assertion Coding Guideline http://blog.dicder.com/?uid-796-action-viewspace-itemid-75 仿真验证遇到这样的写法,会报知道仿真终止,这个评估也没结束.等于没做. 形式验证可以用.
open-ended在受其他条件约束的情况下可以使用 例如
a_length: assert property
( @(posedge clk)
y |-> 1'b...]]> blog design_c Tue, 28 Mar 2006 14:54:39 GMT 学习SVA之三----初步认识assertion http://blog.dicder.com/?uid-796-action-viewspace-itemid-67   assertion 能帮助验证工作干什么？有哪些好处？应该注意什么问题？
1 assertion 在规定协议不满足时报告violation。...]]> blog design_c Mon, 20 Mar 2006 22:09:53 GMT 开始学习SVA之二-----绑定 http://blog.dicder.com/?uid-796-action-viewspace-itemid-62
按部就班：
  先 建立一个assertion module 和verilog 的写法基本一样， 把所有用得着的信号都作为input。嗯 assertion module应该不会出现output吧。

module trx_checker( clk, rst, din, dout, sta...]]> blog design_c Wed, 15 Mar 2006 16:48:12 GMT 开始学习使用SVA http://blog.dicder.com/?uid-796-action-viewspace-itemid-60 blog design_c Mon, 13 Mar 2006 18:16:37 GMT