记录自己学习和使用SV的点滴，期待大家的指导

        虽然做了8年的ASIC设计了，但是接触SystemVerilog却是近期的事，最近正做LTE项目，需要用systemverilog来设计一个系统/算法仿真平台。

        作为SV的初学者，通过查找资料发现了这么好的论坛，受益匪浅，决定将自己学习和使用SV的点滴记录在此。