xilinx FPGA流程概述

（最后目标是使用命令行而不用GUI走完xilinx FPGA实现流程，以及使用TCL方式实现。）

综合：（XST）输入原理图、HDL、CoreGen生成的core(FPGA only)、，输出NGC文件。

XST输出的ngc文件格式，可以直接被NGDBuild读取。

EDIF文件需要被转化为NGO文件格式，转化program为EDIF2NGD，layout和timing约束信息也同时被转化，反标到NGO文件中。――EDIF2NGD由NGDBuild自动调用，最后生成NGD文件。

MAP：输入为NGD文件格式，输出为NCD文件。

PAR：输入为MAP输出的NCD文件，输出也是NCD文件，但带有PAR信息，且可以作为以后PAR的guide file。

在GUI界面，还可以使用FPGA Editor来在自动PAR前先PAR部分关键component，或者手动修改PAR结果。

BITStream Gen：输入PAR后的NCG，输出配置文件（bit文件或者bin文件）。

下载文件可以用iMPACT GUI界面下载，或者使用PromGen程序转换为PROM文件在iMPACT GUI界面下载。

Verificaiton（验证）包括Simulation、Static Timing Analysis、In-Circuit Verification。Simulation采用第三方软件进行，但xilinx集成了部分软件；STA使用TRACE进行，或者在GUI界面使用Timing Analyzer，还可以使用Mentor的相关软件。

Simulation：可分为functional simulation、timing simulation。Timing simulation前必须进行反标过程（back-annotation），就是把物理设计信息转化并回写到逻辑设计中，使用NetGen完成（CPLD使用TSim Timing simulator）。回写信息包括delay、setup/hold time、clock to out、pulse width等，输入为NCD文件，输出为Verilog/VHDL文件，输出文件可以用于timing仿真、形式验证（等价性分析）、静态时序分析等。

Functional Simulation用于确定设计的logic是否正确。Timing simulation用于验证最坏条件（worst-case conditions）设计能否跑到预期的速度。Static Timing Analysis是检查时序的一种最好方法，它可以验证设计是否满足时序约束，还可以输出部分甚至全部约束不满足的地方（violation），它使用TRACE（Timing Reporter And Circuit Evaluator）命令行程序执行，或者使用Timing Analyzer GUI执行。