今天看到一些关于verilog的工具

地址：
1，http://www.verilog.com/
2，http://www.veripool.com/
包括使用 emacs 的verilog mode，似乎功能很强大。
比如，很有以前的 Active HDL中见到的一些功能，另外还有比如自动加输入、输出说明等功能。
这样，就可以解决以前在代码集成中碰到的连线容易漏连、或者忘记声明宽度的情况。
有了这个工具，这些问题就可以迎刃而解。
但是，还没有弄明白怎么使用。花点时间先学学。争取搞懂后，写些贴子放到这里。