帖子列表

• 多多发表讨论

  vacation 发表于: 2006-09-19, 回复: 4

  我建议大家以后有什么问题都可以讨论论，这样更能提高，大家都提高

• SystemVerilog FAQ

  5life 发表于: 2006-09-09, 回复: 2

  SystemVerilog is a Hardware design and Verification language having features inherited from Verilog and C++. SystemVerilog is a solution to decrease the gap ...

• SV语言中的一些问题！

  snowsfly 发表于: 2006-05-07, 回复: 8

  最近在看的书中，在第一章就遇到一些不明白的地方，到这里讨教一下： 书上说Transactor是验证环境的组成要素，transactor有多种，分为Passive transactor， Proactiv...

• IEEE1800 SystemVerilog 标准

  5life 发表于: 2006-04-18, 回复: 6

  下载地址： http://bbs.dicder.com/p_w_upload/verilog/IEEE_1800_2005.rar Enjoy it!

• 新书介绍：Writing Testbenches Using S...

  pengfan 发表于: 2006-03-13, 回复: 21

  Writing Testbenches Using SystemVerilog (Hardcover) by Janick Bergeron -------------------------------------------------------------------------------- Lis...

• system verilog

  alphame 发表于: 2006-03-05, 回复: 8

  http://www.eda.org/sv/ 这个好^Q^

• 新思率先推出SystemVerilog测试平台工具...

  ahan 发表于: 2006-01-21, 回复: 3

  新思率先推出SystemVerilog测试平台工具 上网时间 : 2005年12月08日 http://www.eetchina.com/ART_8800399339_480401_46c15f78_no.HTM 打 印 版 推 荐 给 同 仁...

• SystemVerilog语言简介

  5life 发表于: 2006-01-05, 回复: 11

  1. 接口（Interface） Verilog模块之间的连接是通过模块端口进行的。为了给组成设计的各个模块定义端口，我们必须对期望的硬件设计有一个详细的认识。不幸的是，在设...

• 超级链接 -- SystemVerilog

  5life 发表于: 2006-01-01, 回复: 15

  1 . SystemVerilog http://www.project-veripage.com/sv_front.php 2. SystemVerilog 3.1a语言参考手册 （感谢alexwan提供） http://www.fpgatech.net/onli...