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• FPGA设计流程指南

  love--娟 发表于: 2006-05-20, 回复: 7

  FPGA设计流程指南

• synplify中的“最大路径延迟”设定的意义...

  yiturn 发表于: 2006-04-06, 回复: 1

  最近初步使用synplify pro，其中在加约束时，看它的参考资料，说在SCOPE中可以对同一个时钟域内的不同寄存器设计最大路径约束。 但是在约束时已经对时钟周期进行了约束，...