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日志列表
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科学选择资料，合理分配精力，提高学习效率
hawky (上海) 发表于 2008-08-18
在资源匮乏的年代，大伙肯定不会为选择而烦恼，8年前刚开始从事ASIC设计时，不管是工具、设计语言还是算法，手头基本都是1，2本资料做参考和学习。记得那时看的最多的就是工具自带的user_guider，或者是标准文档。随着网络的普及和发达，特别是google和baidu的功能变态... ...全文
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记录自己学习和使用SV的点滴，期待大家的指导
hawky (上海) 发表于 2008-08-18
虽然做了8年的ASIC设计了，但是接触SystemVerilog却是近期的事，最近正做LTE项目，需要用systemverilog来设计一个系统/算法仿真平台。 作为SV的初学者，通过查找资料发现了这么好的论坛，受益匪浅，决定将自己学习和使用SV的点... ...全文
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SystemVerilog实现Fat12文件系统
alphame (江苏) 发表于 2008-04-22
最近用systemverilog实了一个简单的fat12文件系统，做为一实验，目的不是实现一个完善的系统，所以只实现了一些基本的东西。下面是系统的框架和一些说明。 限制：任何一级目录不能大于一个扇区， Fat不能大于一个扇区，边界情况没有测试 del删除目录... ...全文
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SystemVerilog里关于变量类型赋值的放松规定
aslijia 发表于 2008-04-17
在verilog里，关于诸如reg类型以及wire类型变量可以在哪里被赋值，有非常明确且严格的要求。一个变量需要被定义成reg型还是wire型，完全取决于这个变量在模块内部是如何被赋值的。通常的规则是：在过程块always、initial中的量变要定义成变量型，也就是reg。（尽量有些过程块描述的是组合逻辑）。网线型变量必需使用在连... ...全文
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usb中的crc算法证明
alphame (江苏) 发表于 2008-03-29
crc广泛应用于通信中的数据校验，usb也不例外。usb中的crc算法规定如下： “ For CRC generation and checking, the shift registers in the generator and checker are seeded with an all-ones pattern. For each data bit sent or received, the high order bit of the cu... ...全文
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完整的ASIC/FPGA设计的digital & analog IP cores可以提供，如需要可email联系
designlab2000 (北京) 发表于 2007-12-22
－8bit 1T/2T/4T/12T MCU 8bit RISC CPU Turbo 186 V6502 V8086 16bit MCU 32bit RISC CPU IBM PowerPC405 IBM PowerPC440 IBM PowerPCPLB Audio Echo Processor 16/24 bit DSP Core 16bit audio DAC (Digital design parts) - Interface IP... ...全文
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使用force强制模块内部信号到某个特定值
yiturn 发表于 2007-12-20 评论: 2 好评: 5
需要场合： 比如在某种场合，需要把底层模块中的某个信号固定为特定值，这时可以使用 force 语句。是在模块外部，而不是模块内部通过外部输入信号的方式来改变其值。 比如在测试平台tb，例化一个模块x，例化名为 dut。 x模块内有很多信号，其中有复位 reset，是x模块的一个输入信号； 还有一个信号，count，是一个计数... ...全文
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verilog里的function
写可综合的verilog代码时需注意。在function中必须慎用assign和always语句，还有就是wire变量也要小心。因为fun函数不同于软件的函数，RTL最忌讳是的带进软件思维。这涉及到综合，说出来很简单，综合的时候，fun函数的代码就是简单的嵌入，你把代码嵌入后才能发现合不合语法。 ...全文
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verilog HDL快速入门（转自wenx）
hero747 发表于 2007-04-26
首先说点基础知识： 整个verilog中是以module为编写基本单元的，module不宜过大，目标是实现一些基本功能即可，module的层次不宜太深，一般3－5层即可，给module划分层次原则：实现最基本功能的为底层module，然后中层是调用这些基本module，实现大的功能，最高层是系统级模块，统筹各大块之间... ...全文
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夏宇闻的序列检测器
夏宇闻《Verilog数字系统设计教程》P166的10010码序列检测器。 利用modelsim仿真发现结果和书中不一致：检测结果只有一个尖脉冲。 于是修改测试台，将data={data[22:0],data[23]}改为data<={data[22:0],data[23]}，仿真结果正确。 ...全文
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RTL coding时应注意的4点问题
Jude (上海) 发表于 2007-01-14 评论: 5 好评: 5 标签: RTL coding 技术
这4点是自己收集和总结的，也是开始写RTL前必须知道的，供大家参考和补充：)1)条件语句的优先级 If else与case在HDL中被用来进行逻辑条件的判断和信号的选择。case语句和if else嵌套描述结构有很大的区别。在Verilog语法中，if else语句是有优先级的，一般来说第一个if的优先级最高，最后一个else的优先级最低。如果描... ...全文
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Verilog的打印系统函数
Verilog本质上也是一门高级语言，因而也提供了丰富打印信息、输出信息的系统函数。Verilog提供的打印系统函数分为三类：显示/写系统函数(Display and Write tasks)脉冲选择监视系统函数(strobed monitoring tasks)连续监视系统函数(continuous monitor...Link URL: http://www.eetop.cn/blog?42764/action_viewspace_ite... ...全文
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Verilog的打印系统函数(3)
yiturn 发表于 2006-04-06 标签: Verilog及工具
同其他高级语言相比，Verilog提供了几种跟硬件设计相关的特殊输出格式转义符：%v、%m、%t。%v用于打印一个线网类型变量的信号强度，它不能打印矢量变量的信号强度，而只能打印标量变量，或者矢量变量的指定位的信号强度。信号强度用3个符号输出表示，前两个符号表示信号强度，而第三个符号表示信号的逻辑值。信号强度和逻... ...全文
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Verilog的打印系统函数(2)
yiturn 发表于 2006-04-06 标签: Verilog及工具
“格式化输出”功能需要使用转义符。除了增加部分跟硬件设计相关的转义符外，Verilog的这些系统函数中的转义符同其他高级语言中的定义和使用基本相同。Verilog的转义符分为两大类：以”\\”引导的和以”%”引导的。通常，以”%”引导的转义符用于指定变量列表中的变量、常量、表达式的格式化输出；以”\\”引导的表示其他... ...全文
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Iverilog故障定位一瞥
yiturn 发表于 2006-04-06 标签: Verilog及工具
发现在Iverilog中，在代码有些错误下，错误前后的代码仍然可以继续执行。 比如代码写成：$display("Use %\\\\tHello");%\\ 这种用法是不允许的。 在ModelSim中将直接在load design时就报告错误，并且不报告错误原因。但是Iverilog输出结果如下：UseERROR: Illegal format: %\\\\ Hello而之前的打印语句，只... ...全文
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发现Iverilog的一些问题
yiturn 发表于 2006-04-06 标签: Verilog及工具
1, “\\”引导的转义符可以使用”\\x”的格式，且可以使用”\\%”是格式。这里的x表示不是正常规定的转义符。这时相当于 \\不存在。也就是直接输出 \\后的符号。ModelSim 6.0中， “\\x”支持，但 “\\%”不支持2, “%E”不起作用。例子：$display("Use %%E or %%e: 10000.8 value %e ",10000.8);输出将是： “Use %E or... ...全文
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Verilog的打印系统函数(1)
yiturn 发表于 2006-04-04 标签: Verilog及工具
Verilog本质上也是一门高级语言，因而也提供了丰富打印信息、输出信息的系统函数。Verilog提供的打印系统函数分为三类：显示/写系统函数(Display and Write tasks)脉冲选择监视系统函数(strobed monitoring tasks)连续监视系统函数(continuous monitoring tasks)显示/写系统函数这类函数包括$display、$displayb、$displ... ...全文
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免费的仿真/综合工具Icarus Verilog简介
yiturn 发表于 2006-04-04 标签: Verilog及工具
网址：http://icarus.com/eda/verilog/本文的内容也基本来自该网站Icarus/伊卡诺斯：希腊神话中的人物，为Daedalus(代达诺斯)的儿子。他乘着他父亲做的人工翅膀逃离克里特时，由于离太阳太近以致粘翅膀用的蜡溶化了，而掉进了爱琴海。The son of Daedalus who, in escaping from Crete on artificial wings made for him... ...全文
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Verilog与标准化－－ 学习verilog的第一篇笔记
yiturn 发表于 2006-03-31 评论: 1 标签: Verilog及工具
英文原文网站：http://www.verilog.com/Verilog HDL于1985年起源于自动化集成设计系统公司(Automated Integrated Design Systems)，该公司后来改名为Gateway设计自动化公司(Gateway Design Automation)，为Phil Moorby设计。Phil Moorby还是Verilog-XL的首席设计师，也是Cadence的创始人之一。因为Verilog-XL，Gateway发... ...全文
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今天看到一些关于verilog的工具
yiturn 发表于 2006-03-29 评论: 2 标签: Verilog及工具
地址： 1，http://www.verilog.com/2，http://www.veripool.com/包括使用 emacs 的verilog mode，似乎功能很强大。 比如，很有以前的 Active HDL中见到的一些功能，另外还有比如自动加输入、输出说明等功能。这样，就可以解决以前在代码集成中碰到的连线容易漏连、或者忘记声明宽度的情况。有了这个工具，这些问题就可以... ...全文
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